面向3D封装高良率混合键合的铜晶粒结构工程调控

摘要

混合键合技术正重塑先进封装格局，可实现超细间距铜-铜互连，是高带宽存储器、芯粒集成与3D异构系统的核心支撑技术。对准精度、氧化物控制及化学机械抛光（CMP）技术已获广泛研究，而铜晶粒结构这一同样关键的因素却尚未充分发掘。铜晶粒的尺寸调控与分布形态，构成了混合键合的冶金学基石，不仅能够降低键合温度，更能提升可靠性，确保整個整合製程中晶粒结构的稳定。本文将剖析细晶粒铜面临的核心挑战，并阐述通过调控晶粒尺寸，提升键合质量、减少空洞、降低大规模量产（HVM）热需求的关键策略。

混合键合连接未来

混合键合是一种先进的3D集成技术，直接在堆叠芯片或晶圆之间实现铜互连与介电表面的键合。与传统倒装芯片微凸点键合（通常限于10-50 µm间距）不同，混合Cu/SiO₂（铜-二氧化硅）键合可实现10 µm以下的超精细间距，且正朝着亚微米级迈进。混合键合无需焊料凸点与底部填充，大幅提升了垂直互连密度。在降低信号延迟与功率损耗的同时，打造出更小、更快、能效更高的3D封装方案。

混合键合技术最初大规模应用于CMOS（互补金属氧化物半导体）图像传感器晶圆堆叠，如今已拓展至3D NAND存储及存算一体集成等领域，例如AMD的"3D V-Cache"，充分彰显了其在高带宽设计中的价值。该工艺将平面铜-铜接触点嵌入二氧化硅等介质中，实现金属与绝缘区域的同步键合。无需焊料即可实现芯片间的直接铜互连，极大提升了异构集成的带宽与互连密度。

混合键合的独特挑战解析

行业向更小节点、更高带宽、更密集集成的推进，正加速向混合键合的转型。尽管该技术可实现亚2 µm间距互连，具备优异的电学与热学性能，但其大规模应用仍面临若干关键制约： 

• 表面制备与工艺控制
  要在细间距下实现可靠的铜-铜键合，必须对表面制备、对准精度及工艺条件进行极致把控。  键合表面需达到原子级平整，具备纳米级平面度，且铜凹陷量也需精准调控。
   
• 严苛的对准公差
  需实现仅数纳米的对准精度，以确保焊盘间的精准重叠。 
   
• 污染物敏感性
  工艺必须杜绝污染。
  即使是痕量原生氧化物或颗粒污染物，亦可破坏键合质量并导致良率下降。
   
• 热预算管理
  尽管混合键合主打低热预算特性，但一般仍需通过适度的键合后加热处理强化铜原子扩散，提升连接强度。
   
• 晶粒结构控制
  低温下的晶粒生长直接影响空洞形成、键合强度、热膨胀系数（CTE）、抗电迁移性能，以及晶圆-晶圆（W2W）和芯片-晶圆（D2W）混合键合的整体可靠性。

细晶粒电镀工艺的最新进展正逐步突破上述瓶颈。创新化学体系现已可制备超纯、热稳定、高密度的亚稳态铜薄膜，实现晶粒尺寸的精准控制，为高良率与规模生产铺平道路。 

晶粒结构在混合键合中的作用

在混合键合工艺中，铜-铜键合依托键合后退火阶段的固态扩散机制实现。细晶铜因高晶界密度，原子扩散速率显著高于粗晶结构，可在低至150°C的温度下实现键合，同时保持焊点完整性。然而，亚稳态的细晶粒也给工艺稳定性带来了挑战。

晶粒尺寸低于0.2 µm即为细晶。部分应用场景中采用纳米晶铜（<100 nm）以增强表面活性与晶界扩散。纳米晶虽可加速键合，但通常热稳定性较差，在室温储存或化学机械抛光（CMP）过程中易发生过早粗化。

为攻克上述难题，麦德美爱法制定了晶粒工程化调控方案，采用定制的添加剂管控晶核形成、晶粒取向及生长动力学。通过调节晶界能，此类方法可在室温下稳定细晶结构，并能在键合阶段实现晶粒的选择性生长，从而在消除界面空洞的同时，避免薄膜过度膨胀。

室温下的晶粒稳定性 

细晶粒随时间推移自然趋于粗化，特别是键合前的镀膜存储阶段。若键合前发生晶粒生长，键合表面的反应活性将随之丧失，迫使提高键合温度，进一步加剧热预算约束，而这恰恰是异构集成面临的关键问题。

工程化添加剂提供了破局之道，通过“钉扎”晶界，使薄膜在CMP后数日乃至数周内保持稳定。研究证实，经晶界钉扎处理的薄膜，能长期维持细晶结构，满足大规模量产（HVM）的集成周期要求。

热预算约束 

众多混合键合堆叠结构包含低介电常数（低k）介质、图像传感器及CMOS电路等温度敏感层，这决定了键合后退火温度必须控制在250°C以下。传统铜膜通常需300°C以上的高温才能实现晶粒融合，所以难以适配这一温度限制。细晶粒铜通过强化晶界扩散，突破了这一瓶颈，支持在200°C以下实现可靠键合。

热预算是核心制约因素。过高的键合后退火温度，不仅会劣化敏感器件层，引发热膨胀系数（CTE）失配材料间的分层，还可能改变先进介质的电学性能。维持低热预算，既能保障堆叠结构的整体完整性，又能实现高强度、无空洞的铜-铜键合。在键合质量与热控制之间达成精准平衡，是满足新一代3D集成封装性能与可靠性要求的关键所在。 

热膨胀系数（CTE）失配 

铜与周边介质材料的热膨胀系数失配，会在键合及键合后冷却阶段产生巨大的机械应力。这种应力常表现为晶圆翘曲或铜-介质界面分层，二者均会严重削弱器件可靠性。

细晶粒铜在热循环过程中具有高顺应性，有效缓解了这一问题。高密度的晶界支持局部塑性形变，有助于耗散应力，降低界面损伤风险。研究证实，减小晶粒尺寸可提升铜膜的有效热膨胀系数，增强其膨胀延展能力，使其更好地贴合对侧键合表面。这种优异的适配性在异构堆叠中尤为关键，因为介质材料的热膨胀系数往往与铜存在显著差异。细晶粒铜可适配此类失配情况，最大限度减少了应力集中，有力促进了高强度、无空洞铜-铜键合的形成。 

界面空洞与氧化

界面空洞与氧化物生成，是铜-铜混合键合中最为常见的两大缺陷。即便键合界面存在微观级别的微小间隙，也会引发电路开路或高阻通路，进而严重削弱器件性能，危及长期可靠性。这类空洞通常源于金属间接触不充分、表面污染，或是键合过程中夹杂的气体。

氧化问题带来的挑战同样严峻。铜一旦暴露于空气中，通常在数分钟内便会迅速生成自然氧化铜，如同屏障一般，阻碍原子扩散，导致无法形成牢固的冶金键合。细晶粒铜凭借更高的表面能和致密的晶界结构，能有效降低这一风险，特别是在氮气或真空等惰性氛围下加工时，更有助于实现无氧键合。

此外，稳定晶粒的添加剂能够维持结构完整性，减少CMP后的氧化，从而减少缺陷成核位点。多管齐下，方能在细间距混合键合应用中，构建出无空洞、低阻值且高可靠性的互连体系。

晶粒工程化调控方案与技术

通过电镀工艺制备细晶粒铜膜，离不开对电镀过程的精准把控。
核心变量涵盖化学添加剂的选用、镀液化学特性（如pH值与电流密度）以及电镀过程中的电波形。
通过对上述因素的精细调节，可实现对以下指标的调控： 

• 晶粒尺寸 - 先进工艺可将晶粒尺寸控制在0.2微米以下；
• 晶粒取向 - 例如，优选（111）晶面织构，能有效提升键合过程中的铜扩散效率；
• 晶界能 - 影响铜的抗氧化能力与抗电迁移性能。

在键合前，可对这类薄膜进行应力消除退火处理。该工艺能触发晶粒的选择性生长，同时避免薄膜整体过早粗化。这种兼顾室温稳定性与键合温度活性的平衡机制，既确保了铜膜在存储期间的稳定性，又能在键合阶段展现出高反应活性，使其完美适配大规模量产（HVM）的长周期集成需求。

案例研究：存算一体堆叠的混合键合

某存算一体堆叠方案要求实现3μm以下的超细间距铜互连，同时键合温度需控制在200℃以内。常规铜膜无法满足原子扩散效率与良率要求。通过采用获奖¹的NOVAFAB®细晶粒铜电镀工艺，上述难题迎刃而解。细晶粒铜电镀技术不仅实现了低温键合，更降低了键合后氧化物分层的风险。最终成果是一套可靠、高良率的混合键合方案，完美适配芯粒架构需求，并具备向大规模量产扩展的能力。 

1: 2025年3D InCites技术赋能奖得主

NOVAFAB细晶粒铜的性能数据

• 平均晶粒尺寸：小于0.2微米，经电子背散射衍射（EBSD）验证；
• 热稳定性：室温下晶粒结构可稳定保持2-4周以上；
• 键合温度：可在低至180°C的温度下实现可靠、无空洞的键合；
• 剪切强度：细晶粒铜超过30MPa，而粗晶铜仅为15MPa以下；
• 抗电迁移性能：较标准铜膜提升3倍以上。 

这一案例充分证明，工程化的细晶粒铜技术能够攻克新一代3D封装的热管理与可靠性难题，特别是可有效弥补常规铜膜的性能短板。

未来3D堆叠的晶粒工程

行业技术路线图预测，在不久的将来，铜焊盘间距将迈入亚微米时代，高带宽内存（HBM）堆叠层数也将突破12层。在此等尺度下，对铜晶粒行为的精准控制至关重要。晶粒工程有望在以下领域发挥引领作用：

• 面向先进3D逻辑集成的低温晶圆-晶圆（W2W）键合；
• 服务于AI加速器与高性能计算（HPC）的芯片-晶圆（D2W）键合；
• 涵盖传感器、存储、射频及光学领域的封装级集成。

上述每一种集成路径，都面临着独特的热学与力学挑战。最新研究表明，通过晶粒工程对铜膜进行定制化设计，可满足这些多元化需求，为下一代系统的可靠、高良率混合键合铺平道路。

结论

晶粒工程已成为推动混合键合迈入新阶段的基石。依托麦德美爱法的NOVAFAB细晶粒铜电镀工艺，能够精准调控晶粒的尺寸、晶向及生长行为，使铜金属化工艺满足先进3D封装严苛的热学、力学及可靠性要求。该晶粒解决方案已通过低温无空洞键合验证，助力扫清大规模应用的障碍。

展望未来，电镀化学与电镀控制的持续创新将进一步拓展混合键合的能力边界。随着行业向亚微米级互连间距迈进，制备具备高度均匀晶粒结构、卓越表面平整度且抗过早粗化的铜膜，将成为关键核心能力。

添加剂体系与镀液稳定性的提升，将推动其与后端制程（BEOL）实现更紧密的集成，并降低大规模量产中的波动性。

业界预期混合键合间距将突破1 µm以下，并在日益异构化的材料堆叠中实现集成，涵盖光子学、存储与逻辑组合。晶粒工程的进展，不仅降低了键合温度门槛，更提升了键合界面的热学与电学可靠性，支撑先进封装构建更为复杂的垂直架构。
  

归根结底，精进的铜沉积与晶粒调控技术，将解锁下一代芯粒与3D IC设计，带来更卓越的性能、能效与扩展能力。铜晶粒工程的持续进步，将是赋能下一代3D集成系统实现可靠、高良率混合键合的核心所在。 

作者简介

Abdelhamid El-Sawy, Ph.D.  

Abdelhamid El-Sawy博士是麦德美爱法电子解决方案的资深研发科学家，专注于先进晶圆级封装与互连技术。他致力于开发新一代铜电镀工艺，核心方向涵盖晶粒工程、混合键合，以及RDL、微/纳TSV和TDV的技术创新。El-Sawy博士融合材料科学与工艺开发，为全球顶尖半导体制造商提供高产能、可规模化生产的解决方案，助力提升产品性能与可靠性。

Bud Troche

麦德美爱法电子解决方案公司前晶圆级封装高级总监（发文时任共同作者）